Le JEDEC (Joint Electron Device Engineering Council) a annoncé cette semaine qu'il était sur le point de finaliser la prochaine version de la norme DRAM à large bande passante. Il s’agit de la norme HBM4 (High Bandwidth Memory).
Le JEDEC regroupe actuellement près de 350 entreprises qui participent aux travaux de près d'une centaine de comités qui élaborent des normes acceptées par l'industrie informatique. Le comité HBM4 a confirmé que la norme HBM4 proposée introduit deux fois plus de canaux par pile que la norme HBM3. Pour garantir la compatibilité des appareils, la norme prévoit qu'un seul contrôleur pourra fonctionner avec les systèmes HBM3 et HBM4 si nécessaire.
Par rapport à la version précédente de la norme (HBM3), la nouvelle norme augmente considérablement la vitesse de traitement des données, tout en conservant les fonctions de base supportées par ces mémoires. Surtout, cela réduira également radicalement la consommation d’énergie tout en augmentant le nombre de couches du système de mémoire. Ces améliorations sont nécessaires dans les applications qui nécessitent une gestion efficace d’ensembles de données volumineux et des calculs complexes, et ce sont les exigences auxquelles est actuellement confrontée la technologie en développement la plus dynamique, l’intelligence artificielle.
HBM4 prend en charge les couches d'une capacité de 24 Go et 32 Go, ainsi que les piles avec différents nombres de couches (4, 8, 12 et 16). Actuellement, deux sociétés ont réalisé de grands progrès dans le développement de la technologie de production de mémoire HBM4 : la société sud-coréenne SK Hynix et la société taïwanaise TSMC. Ils ont récemment signé un MoU (Memorandum of Understanding) préliminaire, qui suppose qu'ils travailleront ensemble sur HBM (High Bandwidth Memory), ce qui les aidera à affronter leur plus grand rival, Nvidia.
